hisi_sas: add v2 channel interrupt handler
This also includes broadcast handler. Unlike v1 hw, broadcast does not have its own dedicated interrupt. Signed-off-by: John Garry <john.garry@huawei.com> Reviewed-by: Hannes Reinecke <hare@suse.de> Signed-off-by: Martin K. Petersen <martin.petersen@oracle.com>
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5473c06081
commit
d3bf3d84d3
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@ -258,6 +258,7 @@ struct hisi_sas_complete_v2_hdr {
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enum {
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HISI_SAS_PHY_PHY_UPDOWN,
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HISI_SAS_PHY_CHNL_INT,
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HISI_SAS_PHY_INT_NR
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};
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@ -783,8 +784,86 @@ end:
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return res;
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}
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static void phy_bcast_v2_hw(int phy_no, struct hisi_hba *hisi_hba)
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{
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struct hisi_sas_phy *phy = &hisi_hba->phy[phy_no];
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struct asd_sas_phy *sas_phy = &phy->sas_phy;
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struct sas_ha_struct *sas_ha = &hisi_hba->sha;
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unsigned long flags;
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hisi_sas_phy_write32(hisi_hba, phy_no, SL_RX_BCAST_CHK_MSK, 1);
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spin_lock_irqsave(&hisi_hba->lock, flags);
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sas_ha->notify_port_event(sas_phy, PORTE_BROADCAST_RCVD);
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spin_unlock_irqrestore(&hisi_hba->lock, flags);
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hisi_sas_phy_write32(hisi_hba, phy_no, CHL_INT0,
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||||
CHL_INT0_SL_RX_BCST_ACK_MSK);
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hisi_sas_phy_write32(hisi_hba, phy_no, SL_RX_BCAST_CHK_MSK, 0);
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}
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static irqreturn_t int_chnl_int_v2_hw(int irq_no, void *p)
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{
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struct hisi_hba *hisi_hba = p;
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struct device *dev = &hisi_hba->pdev->dev;
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u32 ent_msk, ent_tmp, irq_msk;
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int phy_no = 0;
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ent_msk = hisi_sas_read32(hisi_hba, ENT_INT_SRC_MSK3);
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ent_tmp = ent_msk;
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ent_msk |= ENT_INT_SRC_MSK3_ENT95_MSK_MSK;
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hisi_sas_write32(hisi_hba, ENT_INT_SRC_MSK3, ent_msk);
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||||
irq_msk = (hisi_sas_read32(hisi_hba, HGC_INVLD_DQE_INFO) >>
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HGC_INVLD_DQE_INFO_FB_CH3_OFF) & 0x1ff;
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while (irq_msk) {
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if (irq_msk & (1 << phy_no)) {
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u32 irq_value0 = hisi_sas_phy_read32(hisi_hba, phy_no,
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CHL_INT0);
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u32 irq_value1 = hisi_sas_phy_read32(hisi_hba, phy_no,
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||||
CHL_INT1);
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||||
u32 irq_value2 = hisi_sas_phy_read32(hisi_hba, phy_no,
|
||||
CHL_INT2);
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if (irq_value1) {
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if (irq_value1 & (CHL_INT1_DMAC_RX_ECC_ERR_MSK |
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CHL_INT1_DMAC_TX_ECC_ERR_MSK))
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panic("%s: DMAC RX/TX ecc bad error! (0x%x)",
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dev_name(dev), irq_value1);
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||||
hisi_sas_phy_write32(hisi_hba, phy_no,
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||||
CHL_INT1, irq_value1);
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}
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||||
if (irq_value2)
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hisi_sas_phy_write32(hisi_hba, phy_no,
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CHL_INT2, irq_value2);
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if (irq_value0) {
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if (irq_value0 & CHL_INT0_SL_RX_BCST_ACK_MSK)
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||||
phy_bcast_v2_hw(phy_no, hisi_hba);
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||||
hisi_sas_phy_write32(hisi_hba, phy_no,
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||||
CHL_INT0, irq_value0
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& (~CHL_INT0_HOTPLUG_TOUT_MSK)
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||||
& (~CHL_INT0_SL_PHY_ENABLE_MSK)
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||||
& (~CHL_INT0_NOT_RDY_MSK));
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||||
}
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}
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||||
irq_msk &= ~(1 << phy_no);
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phy_no++;
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}
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||||
hisi_sas_write32(hisi_hba, ENT_INT_SRC_MSK3, ent_tmp);
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||||
return IRQ_HANDLED;
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}
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||||
static irq_handler_t phy_interrupts[HISI_SAS_PHY_INT_NR] = {
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||||
int_phy_updown_v2_hw,
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||||
int_chnl_int_v2_hw,
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||||
};
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/**
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