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C
/* SPDX-License-Identifier: GPL-2.0
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* Copyright 2016-2018 HabanaLabs, Ltd.
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* All Rights Reserved.
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** This is an auto-generated file **
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** DO NOT EDIT BELOW **
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#ifndef ASIC_REG_DMA_CH_3_REGS_H_
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#define ASIC_REG_DMA_CH_3_REGS_H_
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/*
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* DMA_CH_3 (Prototype: DMA_CH)
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*****************************************
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*/
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#define mmDMA_CH_3_CFG0 0x419000
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#define mmDMA_CH_3_CFG1 0x419004
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#define mmDMA_CH_3_ERRMSG_ADDR_LO 0x419008
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#define mmDMA_CH_3_ERRMSG_ADDR_HI 0x41900C
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#define mmDMA_CH_3_ERRMSG_WDATA 0x419010
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#define mmDMA_CH_3_RD_COMP_ADDR_LO 0x419014
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#define mmDMA_CH_3_RD_COMP_ADDR_HI 0x419018
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#define mmDMA_CH_3_RD_COMP_WDATA 0x41901C
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#define mmDMA_CH_3_WR_COMP_ADDR_HI 0x419024
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#define mmDMA_CH_3_WR_COMP_WDATA 0x419028
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#define mmDMA_CH_3_LDMA_SRC_ADDR_LO 0x41902C
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#define mmDMA_CH_3_LDMA_SRC_ADDR_HI 0x419030
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#define mmDMA_CH_3_LDMA_DST_ADDR_LO 0x419034
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#define mmDMA_CH_3_LDMA_DST_ADDR_HI 0x419038
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#define mmDMA_CH_3_LDMA_TSIZE 0x41903C
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#define mmDMA_CH_3_COMIT_TRANSFER 0x419040
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#define mmDMA_CH_3_STS1 0x419048
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#define mmDMA_CH_3_SRC_ADDR_HI_STS 0x41905C
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#define mmDMA_CH_3_SRC_TSIZE_STS 0x419060
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#define mmDMA_CH_3_DST_ADDR_LO_STS 0x419064
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#define mmDMA_CH_3_DST_ADDR_HI_STS 0x419068
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#define mmDMA_CH_3_DST_TSIZE_STS 0x41906C
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#define mmDMA_CH_3_RD_RATE_LIM_EN 0x419070
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#define mmDMA_CH_3_RD_RATE_LIM_RST_TOKEN 0x419074
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#define mmDMA_CH_3_RD_RATE_LIM_SAT 0x419078
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#define mmDMA_CH_3_RD_RATE_LIM_TOUT 0x41907C
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#define mmDMA_CH_3_WR_RATE_LIM_EN 0x419080
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#define mmDMA_CH_3_WR_RATE_LIM_RST_TOKEN 0x419084
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#define mmDMA_CH_3_WR_RATE_LIM_SAT 0x419088
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#define mmDMA_CH_3_CFG2 0x419090
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#define mmDMA_CH_3_TDMA_CTL 0x419100
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#define mmDMA_CH_3_TDMA_SRC_BASE_ADDR_LO 0x419104
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#define mmDMA_CH_3_TDMA_SRC_BASE_ADDR_HI 0x419108
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#define mmDMA_CH_3_TDMA_SRC_ROI_BASE_0 0x41910C
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#define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_0 0x419110
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#define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_0 0x419114
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#define mmDMA_CH_3_TDMA_SRC_START_OFFSET_0 0x419118
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#define mmDMA_CH_3_TDMA_SRC_STRIDE_0 0x41911C
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#define mmDMA_CH_3_TDMA_SRC_ROI_BASE_1 0x419120
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#define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_1 0x419124
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#define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_1 0x419128
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#define mmDMA_CH_3_TDMA_SRC_START_OFFSET_1 0x41912C
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#define mmDMA_CH_3_TDMA_SRC_STRIDE_1 0x419130
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#define mmDMA_CH_3_TDMA_SRC_ROI_BASE_2 0x419134
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#define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_2 0x419138
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#define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_2 0x41913C
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#define mmDMA_CH_3_TDMA_SRC_START_OFFSET_2 0x419140
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#define mmDMA_CH_3_TDMA_SRC_STRIDE_2 0x419144
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#define mmDMA_CH_3_TDMA_SRC_ROI_BASE_3 0x419148
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#define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_3 0x41914C
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#define mmDMA_CH_3_TDMA_SRC_VALID_ELEMENTS_3 0x419150
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#define mmDMA_CH_3_TDMA_SRC_START_OFFSET_3 0x419154
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#define mmDMA_CH_3_TDMA_SRC_STRIDE_3 0x419158
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#define mmDMA_CH_3_TDMA_SRC_ROI_BASE_4 0x41915C
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#define mmDMA_CH_3_TDMA_SRC_ROI_SIZE_4 0x419160
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#define mmDMA_CH_3_TDMA_SRC_START_OFFSET_4 0x419168
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#define mmDMA_CH_3_TDMA_SRC_STRIDE_4 0x41916C
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#define mmDMA_CH_3_TDMA_DST_BASE_ADDR_LO 0x419170
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#define mmDMA_CH_3_TDMA_DST_BASE_ADDR_HI 0x419174
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#define mmDMA_CH_3_TDMA_DST_ROI_BASE_0 0x419178
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#define mmDMA_CH_3_TDMA_DST_ROI_SIZE_0 0x41917C
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#define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_0 0x419180
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#define mmDMA_CH_3_TDMA_DST_START_OFFSET_0 0x419184
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#define mmDMA_CH_3_TDMA_DST_STRIDE_0 0x419188
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#define mmDMA_CH_3_TDMA_DST_ROI_BASE_1 0x41918C
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#define mmDMA_CH_3_TDMA_DST_ROI_SIZE_1 0x419190
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#define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_1 0x419194
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#define mmDMA_CH_3_TDMA_DST_START_OFFSET_1 0x419198
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#define mmDMA_CH_3_TDMA_DST_STRIDE_1 0x41919C
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#define mmDMA_CH_3_TDMA_DST_ROI_BASE_2 0x4191A0
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#define mmDMA_CH_3_TDMA_DST_ROI_SIZE_2 0x4191A4
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#define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_2 0x4191A8
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#define mmDMA_CH_3_TDMA_DST_START_OFFSET_2 0x4191AC
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#define mmDMA_CH_3_TDMA_DST_STRIDE_2 0x4191B0
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#define mmDMA_CH_3_TDMA_DST_ROI_BASE_3 0x4191B4
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#define mmDMA_CH_3_TDMA_DST_ROI_SIZE_3 0x4191B8
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#define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_3 0x4191BC
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#define mmDMA_CH_3_TDMA_DST_START_OFFSET_3 0x4191C0
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#define mmDMA_CH_3_TDMA_DST_STRIDE_3 0x4191C4
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#define mmDMA_CH_3_TDMA_DST_ROI_BASE_4 0x4191C8
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#define mmDMA_CH_3_TDMA_DST_ROI_SIZE_4 0x4191CC
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#define mmDMA_CH_3_TDMA_DST_VALID_ELEMENTS_4 0x4191D0
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#define mmDMA_CH_3_TDMA_DST_START_OFFSET_4 0x4191D4
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#define mmDMA_CH_3_TDMA_DST_STRIDE_4 0x4191D8
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#define mmDMA_CH_3_MEM_INIT_BUSY 0x4191FC
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#endif /* ASIC_REG_DMA_CH_3_REGS_H_ */
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