drm/i915/dsi: add support for gpio elements on CHV
Add support for CHV gpio programming in DSI gpio elements. v2: Overhaul macros according to Ville's review. v3: Address Ville's review: - swap E and SE gpio ranges - add a note about max SE index - use GPO, not HIZ - swap cfg0 and cfg1 v4: fix port for dsi sequence versions 1 and 2 [Rewritten by Jani, based on earlier work by Yogesh and Deepak.] Signed-off-by: Yogesh Mohan Marimuthu <yogesh.mohan.marimuthu@intel.com> Signed-off-by: Deepak M <m.deepak@intel.com> Reviewed-by: Ville Syrjälä <ville.syrjala@linux.intel.com> Signed-off-by: Jani Nikula <jani.nikula@intel.com> Link: http://patchwork.freedesktop.org/patch/msgid/bdaaf9915a5005305b31bb26cf619a5a82472f2a.1461666263.git.jani.nikula@intel.com
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a0a6d4ffd2
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@ -95,6 +95,24 @@ static struct gpio_map vlv_gpio_table[] = {
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{ VLV_GPIO_NC_11_PANEL1_BKLTCTL },
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};
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#define CHV_GPIO_IDX_START_N 0
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#define CHV_GPIO_IDX_START_E 73
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#define CHV_GPIO_IDX_START_SW 100
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#define CHV_GPIO_IDX_START_SE 198
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#define CHV_VBT_MAX_PINS_PER_FMLY 15
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#define CHV_GPIO_PAD_CFG0(f, i) (0x4400 + (f) * 0x400 + (i) * 8)
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#define CHV_GPIO_GPIOEN (1 << 15)
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#define CHV_GPIO_GPIOCFG_GPIO (0 << 8)
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#define CHV_GPIO_GPIOCFG_GPO (1 << 8)
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#define CHV_GPIO_GPIOCFG_GPI (2 << 8)
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#define CHV_GPIO_GPIOCFG_HIZ (3 << 8)
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#define CHV_GPIO_GPIOTXSTATE(state) ((!!(state)) << 1)
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#define CHV_GPIO_PAD_CFG1(f, i) (0x4400 + (f) * 0x400 + (i) * 8 + 4)
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#define CHV_GPIO_CFGLOCK (1 << 31)
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static inline enum port intel_dsi_seq_port_to_port(u8 port)
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{
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return port ? PORT_C : PORT_A;
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@ -232,6 +250,56 @@ static void vlv_exec_gpio(struct drm_i915_private *dev_priv,
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mutex_unlock(&dev_priv->sb_lock);
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}
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static void chv_exec_gpio(struct drm_i915_private *dev_priv,
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u8 gpio_source, u8 gpio_index, bool value)
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{
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u16 cfg0, cfg1;
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u16 family_num;
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u8 port;
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if (dev_priv->vbt.dsi.seq_version >= 3) {
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if (gpio_index >= CHV_GPIO_IDX_START_SE) {
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/* XXX: it's unclear whether 255->57 is part of SE. */
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gpio_index -= CHV_GPIO_IDX_START_SE;
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port = CHV_IOSF_PORT_GPIO_SE;
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} else if (gpio_index >= CHV_GPIO_IDX_START_SW) {
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gpio_index -= CHV_GPIO_IDX_START_SW;
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port = CHV_IOSF_PORT_GPIO_SW;
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} else if (gpio_index >= CHV_GPIO_IDX_START_E) {
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gpio_index -= CHV_GPIO_IDX_START_E;
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port = CHV_IOSF_PORT_GPIO_E;
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} else {
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port = CHV_IOSF_PORT_GPIO_N;
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}
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} else {
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/* XXX: The spec is unclear about CHV GPIO on seq v2 */
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if (gpio_source != 0) {
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DRM_DEBUG_KMS("unknown gpio source %u\n", gpio_source);
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return;
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}
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if (gpio_index >= CHV_GPIO_IDX_START_E) {
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DRM_DEBUG_KMS("invalid gpio index %u for GPIO N\n",
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gpio_index);
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return;
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}
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port = CHV_IOSF_PORT_GPIO_N;
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}
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family_num = gpio_index / CHV_VBT_MAX_PINS_PER_FMLY;
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gpio_index = gpio_index % CHV_VBT_MAX_PINS_PER_FMLY;
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cfg0 = CHV_GPIO_PAD_CFG0(family_num, gpio_index);
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cfg1 = CHV_GPIO_PAD_CFG1(family_num, gpio_index);
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mutex_lock(&dev_priv->sb_lock);
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vlv_iosf_sb_write(dev_priv, port, cfg1, 0);
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vlv_iosf_sb_write(dev_priv, port, cfg0,
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CHV_GPIO_GPIOCFG_GPO | CHV_GPIO_GPIOTXSTATE(value));
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mutex_unlock(&dev_priv->sb_lock);
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}
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static const u8 *mipi_exec_gpio(struct intel_dsi *intel_dsi, const u8 *data)
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{
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struct drm_device *dev = intel_dsi->base.base.dev;
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@ -255,6 +323,8 @@ static const u8 *mipi_exec_gpio(struct intel_dsi *intel_dsi, const u8 *data)
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if (IS_VALLEYVIEW(dev_priv))
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vlv_exec_gpio(dev_priv, gpio_source, gpio_index, value);
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else if (IS_CHERRYVIEW(dev_priv))
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chv_exec_gpio(dev_priv, gpio_source, gpio_index, value);
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else
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DRM_DEBUG_KMS("GPIO element not supported on this platform\n");
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